項目背景
項目為一個云端運算的產(chǎn)品，所有的高速和低速信號都要進(jìn)行信號完整性測試，其中包括高速串行信號PCI-Express Gen1( 簡稱PCIe Gen1)。PCIe Gen1信號分為CEM和base兩種情況，CEM的測試可以使用 PCI-sig協(xié)會的fixture直接進(jìn)行測試；base的測試直接使用探頭探測最終端的測試點，這樣就會帶來一個問題，如何才能測試到芯片的的最終端？因為，信號的互連通道不僅僅包含了PCB走線，還包含了芯片內(nèi)部的布線，一般我們認(rèn)為測量到芯片內(nèi)部的Die才算最終端。
該項目的PCIE 1.0是屬于PCIe base的，互連CPU與以太網(wǎng)PHY，如下圖1所示：
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