圖7 改變后測(cè)試眼圖和jitter測(cè)試
下圖8是端接后展開(kāi)的波形，在上升和下降沿處都沒(méi)有觀察到非單調(diào)性。
圖8 改變后測(cè)試波形圖
綜上所述，此處PCIe Gen1測(cè)試信號(hào)完整性fail的問(wèn)題是由于測(cè)試點(diǎn)不在最終端測(cè)試所造成的結(jié)果，可以推斷此PCIe互連通道的信號(hào)完整性沒(méi)有問(wèn)題。如果其它的測(cè)試遇到這樣的情況也是一樣，特別是一些項(xiàng)目的芯片很大，像FPGA那樣的，如果需要測(cè)試的信號(hào)線其能探測(cè)的測(cè)試點(diǎn)離最終端（Die）比較遠(yuǎn)，在測(cè)試的時(shí)候又出現(xiàn)了問(wèn)題，這個(gè)時(shí)候就需要考慮是否是由于測(cè)試點(diǎn)不在最終端（或最靠近最終端）造成的。
