這種互連方式的最大問題是數(shù)據(jù)吞吐率低，一是因為本地總線一般是異步總線，理想的情況下一個讀/寫訪問最少需要3個周期（1個setup周期，1個access周期和1個hold周期）。以16-bit位寬，外部總線頻率100 MHz的本地總線為例，其理想的最高總線訪問

吞吐率為66 MB/s；二是因為讀、寫操作共用一套地址、數(shù)據(jù)總線，屬于半雙工操作；三是多個從設(shè)備會競爭總線，從而降低每個從設(shè)備的有效數(shù)據(jù)吞吐率。以1 GSa/s采樣率的數(shù)字示波器為例，其采樣10 M點的時間僅為10 ms，但用于傳輸10 M點的時間（以理想的66 MB/s總線吞吐率為例）至少要150 ms，是數(shù)據(jù)采樣時間的15倍。換一種說法，即使不考慮數(shù)據(jù)處理的時間，死區(qū)時間也達(dá)到了15/16 = 93.75%。

SDS1000X-E采用Zynq SoC架構(gòu)，處理器（PS）和FPGA（PL）之間采用高速AXI總線互連，可以有效地解決二者間數(shù)據(jù)傳輸?shù)膸捚款i問題，大大提高數(shù)據(jù)吞吐率，降低示波器的死區(qū)時間。Zynq-7000中采用的4個AXI-HP端口，每個端口支持最大64-bit位寬，最高250 MHz時鐘頻率；同時讀、寫通道分開，可執(zhí)行全雙工操作；PS和PL之間屬于點到點傳輸，不存在與其它設(shè)備的總線競爭。使用單個HP端口傳輸數(shù)據(jù)，其吞吐率都可以輕易達(dá)到雙向各1 GB/s的速度，4個端口總共可達(dá)到的讀、寫速率一共超過8 GB/s，遠(yuǎn)遠(yuǎn)大于本地總線的傳輸速率。