2020年2月6日，美光科技宣布交付全球首款量產(chǎn)的低功耗DDR5 DRAM 芯片，隨后，三星S20系列和小米10系列手機先后發(fā)布，全新的LPDDR5內(nèi)存成為兩家的共同賣點之一，這也預(yù)示著DDR5的時代即將到來。今天我們就來聊一聊DDR5的發(fā)展過程，設(shè)計難題以及如何通過仿真來應(yīng)對DDR5設(shè)計挑戰(zhàn)。

01. DDR技術(shù)的發(fā)展歷程

02. DDR5的出現(xiàn)，帶來了哪些設(shè)計挑戰(zhàn)？

03. 如何通過仿真及建模中的創(chuàng)新克服DDR5技術(shù)挑戰(zhàn)

04. DDR5仿真解決方案

05. DDR5仿真實例

01DDR技術(shù)的發(fā)展歷程

在計算機和移動設(shè)備中，DDR是數(shù)據(jù)的緩沖區(qū)，CPU所需訪問與處理的數(shù)據(jù)幾乎都會經(jīng)過這里。與此同時，除了暫存CPU運算數(shù)據(jù)，DDR還需要承擔(dān)與外部儲存器交互數(shù)據(jù)的使命。隨著CPU處理能力的不斷提高，對DDR的速度和容量的要求也在不斷地提升。

從DDR的發(fā)展圖中可以看到，DDR的傳輸速率在成倍提升，而其迭代速度也在不斷加快。

如今，占據(jù)著主流市場的是從2014年底開始上市的DDR4。較低的工作電壓以及最高可達(dá)4266MT/s的傳輸速率，使其達(dá)到前代DDR3三倍速率的同時，擁有更低的功耗。

但是，隨著CPU的核數(shù)不斷增多，內(nèi)存的性能又將成為新的瓶頸。因此JEDEC協(xié)會早在2017年就開始和各大SDRAM廠商協(xié)作，著手起草DDR5標(biāo)準(zhǔn)，DDR5技術(shù)規(guī)范草案和LPDDR5的更新標(biāo)準(zhǔn)都已公布，不過至今還未推出正式版本。

目前而言，DDR5的最高速率預(yù)計可以達(dá)到8.4GT/s，是DDR4的兩倍。同時，工作電壓也從1.2V降低到了1.1V，這也意味著DDR5在性能提高的同時，進(jìn)一步降低了功耗。

02 DDR5的出現(xiàn)，帶來了哪些設(shè)計挑戰(zhàn)？

DDR5的速率最高超過8.4GT/s，達(dá)到了前代DDR4最高速率的兩倍。更高的速率，帶來出色性能的同時，不可避免的提升了設(shè)計的困難。

挑戰(zhàn)1：串?dāng)_(Crosstalk)

DDR信號較多，走線較為密集，隨著信號速率的增加，傳輸線之間的串?dāng)_也會隨之增加。此外，DDR顆粒的引腳布局，往往多個信號附近只有一個GND引腳，這就使得這些信號需要共用同一個返回路徑，更加增加了相互干擾的風(fēng)險。

在圖中不難發(fā)現(xiàn)，單一傳輸線之間的串?dāng)_都在-25dB以下，這個是相對不錯的結(jié)果。然而，即使如此，在觀察眼圖時可以發(fā)現(xiàn)，串?dāng)_較為嚴(yán)重地減小了眼圖地張開程度。這就意味著，單獨從單一傳輸線的串?dāng)_角度上，并不能確切的得到串?dāng)_真實造成的影響，這給設(shè)計過程中，帶來了困難。

挑戰(zhàn)2：抖動(Jitter)

除了串?dāng)_外，抖動也是不能被忽視的問題。

在上圖可以看到，僅僅考慮隨機抖動后，眼圖的時間裕量就減小47%（27ps）。這意味著，如果忽視了抖動的影響，很容易對設(shè)計的質(zhì)量的評估過優(yōu)，最后造成實際產(chǎn)品的失敗。

挑戰(zhàn)3：碼間干擾(ISI)及均衡(Equation)

由于傳輸線的頻率選擇特性，頻率越高，傳輸線的插入損耗也會隨之增加，信號的衰減和碼間干擾的現(xiàn)象也會更加嚴(yán)重。

圖中傳輸線在1.2GHz時插損約在-10dB左右，而上升到3.2GHz后，插損達(dá)到了-30dB。對比眼圖可以發(fā)現(xiàn)，6.4Gbps時，由于ISI和衰減，眼圖已經(jīng)完全閉合。

為此，DDR5引入了可調(diào)增益以及判決反饋均衡器(DFE)，減小ISI對相鄰bit的影響，用以改善眼圖閉合的情況。

與SERDES中使用的DFE不同的是，在SERDES中，DFE的時鐘信息可以由信號本身通過時鐘恢復(fù)獲得。而在DDR5中，由于DQ信號是通過DQS信號觸發(fā)的，所以需要將DQS作為時鐘信號，加入到DFE中去。最后形成的是雙輸入，單輸出的DFE。

挑戰(zhàn)4：測試方法

低誤碼率：

在DDR5的協(xié)議草案中，要求在測試時系統(tǒng)的誤碼率要在10e-16以下，及最少需要5.3e9個UI，才能保證99.5%的置信水平。無論是在測試，還是仿真中，如此多的bit數(shù)都需要花費大量的時間。

虛擬探針：

由于DDR5引入了均衡器，所以最終的接受信號是經(jīng)過均衡后的得到的結(jié)果。但是在測試時，往往只能直接測量到芯片BGA封裝上的信號波形。所以，需要通過軟件仿真或推測模擬出封裝以及均衡器的影響，再通過一個虛擬探針，獲得最后的波形進(jìn)行分析。

Loop-back模式：

在DDR5芯片中，有一個RCD接口，可以將最后經(jīng)過均衡處理的數(shù)據(jù)輸出。測試時可以利用這個接口，將輸入的信號與最后RCD 接口輸出的信號進(jìn)行對比，獲得整個系統(tǒng)的誤碼率。

03如何通過仿真及建模中的創(chuàng)新克服DDR5技術(shù)挑戰(zhàn)？

相對于測試而言，仿真能在較前期對設(shè)計進(jìn)行評估，幫助工程師及時優(yōu)化設(shè)計。這對減少產(chǎn)品風(fēng)險以及因迭代優(yōu)化產(chǎn)生的時間和成本有很大的幫助。同時，由于仿真允許在電路的任意節(jié)點檢測信號質(zhì)量，也不存在DDR5測試過程中無法直接測量到均衡后信號的問題。

通道仿真

其次是時鐘問題。SERDES信號往往是通過時鐘恢復(fù)電路(CDR)，從信號本身恢復(fù)出時鐘信號。而DDR則不同，DQ信號由DQS信號觸發(fā)。這就需要仿真器具有時鐘觸發(fā)的功能。否則，如果依舊使用DQ信號本身進(jìn)行時鐘恢復(fù)的話，會造成時域的偏移。下圖中，紅色部分為DQ時鐘恢復(fù)后結(jié)果，藍(lán)色為DQ由DQS觸發(fā)后的結(jié)果?？梢钥吹?，兩個結(jié)果在時間上存在一個偏移量。

最后是關(guān)于DDR的write-leveling功能。Write-leveling允許設(shè)備調(diào)整ClK信號與DQS信號之間的時間差。如果仿真器不能實現(xiàn)這個功能，會帶來不必要的調(diào)整。

在這里需要注意的是，如果需要使用Rx端DFE的自適應(yīng)模式，必須在bit-by-bit模式下進(jìn)行仿真。而statistical模式下，只支持固定抽頭系數(shù)的仿真。

在ADS2015中，基于通道仿真技術(shù)改進(jìn)而來的DDR BUS仿真器就已經(jīng)被應(yīng)用到DDR仿真中，并在更新中不斷完善，以應(yīng)對DDR5仿真帶來的挑戰(zhàn)。

IBIS-AMI模型

在前代的DDR仿真中，IBIS模型已經(jīng)得到了廣泛的應(yīng)用。而DDR5與之前協(xié)議的一個很大的差別，就是需要在Rx使用可調(diào)增益和DFE的均衡方式對接收到的數(shù)據(jù)進(jìn)行處理。這就給了IBIS-AMI模型發(fā)揮的舞臺。

IBIS-AMI模型不僅可以在保護(hù)IP的前提下滿足各種均衡的需要，而且作為一個通用模型，能在各種工具中進(jìn)行使用。

當(dāng)然，雖然IBIS-AMI模型已經(jīng)在SERDES信號中被廣泛使用。但是這畢竟是第一次應(yīng)用在單端信號中，有一些部分需要改進(jìn)。

首先是直流偏置的問題。差分信號不存在直流偏置，因此在使用單端的IBIS-AMI模型進(jìn)行均衡計算時，直流偏置必須可以通過算法解決。

第二點便是DQS提供時鐘信號的問題了。在前文中介紹過，DDR5的DFE均衡需要DQS提供時鐘信號。這就意味著，DDR5的IBIS-AMI模型，不僅需要有DQ信號的輸入端，還需要DQS信號的輸入，才能恢復(fù)出符合要求的信號。

針對之前提到的所有挑戰(zhàn)與創(chuàng)新，如上表所示，Keysight Pathwave平臺的SystemVue，ADS Memory Designer以及ADS SIPro提供了完整的解決方案。(以下案例中使用了Intel提供的IBIS-AMI模型)

SystemVue

SystemVue是一款被廣泛應(yīng)用于AMI建模的軟件。用戶可以使用SystemVue中包含的通用算法模塊，快速的構(gòu)建所需的均衡模型，同時完成AMI模型的編譯和仿真驗證。將原來可能需要花費一整年的AMI建模周期縮短到原有的四分之一。

首先，針對直流偏置，在BIRD197.7中，引入了一個新的參數(shù)DC_Offset來表示直流偏置。該參數(shù)作為一個固定值由EDA軟件定義。在處理波形時，就將DQ信號的直流分量進(jìn)行抵消，從而保證進(jìn)入Rx均衡算法中的是中心電壓為0V的波形。

在另一方面，針對DQ信號的DFE需要以DQS作為時鐘的問題，Keysight與Intel協(xié)作，一同提出了一個新的雙輸入單輸出的時域波形處理(getwave)函數(shù)long AMI_GetWave2()。使用該函數(shù)處理時域波形時，可以同時考慮DQ和DQS的輸入。保證在DFE均衡的時候，能夠從DQS中獲取時鐘信號進(jìn)行計算。

Keysight Pathwave SystemVue可以提供完整的DDR5 AMI 建模解決方案，同時也是唯一一個能夠提供long AMI_GetWave2() 以支持DQ和DQS雙輸入的建模工具。

ADS SIPro

ADS SIPro是一款專用于PCB仿真的EM仿真工具。針對引腳眾多的DDR信號，SIPro中內(nèi)置了DDR設(shè)置向?qū)В梢詭椭脩艨焖龠M(jìn)行DDR仿真設(shè)置。

用戶只需要選擇控制器及內(nèi)存模塊，相應(yīng)的網(wǎng)絡(luò)就會由軟件自動篩選提取。用戶勾選需要仿真的網(wǎng)絡(luò)名后，對應(yīng)的仿真設(shè)置便會自動生成。整個過程只需要一分鐘左右的時間。

此外，SIPro可以快速準(zhǔn)確的提取PCB信號的S參數(shù)，可信頻率高達(dá)40GHz。對于DDR中常見的共用返回路徑的情況，SIPro通過算法識別過孔區(qū)域，使用三維電磁場算法FEM，精確提取由此產(chǎn)生的串?dāng)_，保證仿真精度。

Memory Designer

ADS Memory Designer是ADS中專門針對DDR仿真定制的組件。其目的就是減小DDR仿真的復(fù)雜度，同時保證DDR仿真的效率和精度。

在Memory Designer中，只需要一張原理圖便可以分別進(jìn)行通道和瞬態(tài)仿真。而由于總線形式的使用，則將傳統(tǒng)設(shè)置方法所需的數(shù)小時，縮減至數(shù)分鐘，同時也減小了設(shè)置錯誤的風(fēng)險。

此外，Memory Designer中的DDR BUS仿真器，可以根據(jù)信號的上升與下降，使用對應(yīng)的階躍響應(yīng)，獲得正確的波形。如下圖所示，DDR BUS仿真器在上升沿與下降沿不對稱的情況下，有很高的精確度。

另一方面，基于Keysight成熟的通道仿真算法，DDR BUS仿真器可以根據(jù)AMI模型中的均衡算法，對信號進(jìn)行均衡，同時可以準(zhǔn)確預(yù)測在低誤碼率情況下的抖動對信號的影響。在下圖中也可以發(fā)現(xiàn)，當(dāng)DQ與DQS存在時間差時，會造成眼圖的偏移。

05 ADS DDR5仿真實例

圖中顯示了在ADS Memory Designer環(huán)境中DDR5基本的仿真結(jié)構(gòu)，所有信號以總線形式連接，設(shè)置過程只需要短短幾分鐘。其中控制器和內(nèi)存模塊都使用了IBIS-AMI模型，并且允許對AMI模型中的參數(shù)進(jìn)行編輯。

圖中顯示了DDR5在ADS Memory Designer 中的仿真結(jié)果。可以發(fā)現(xiàn)，經(jīng)過AMI模型中均衡算法處理的DQ信號，眼圖張開程度明顯增加。

以上介紹了DDR5帶來的挑戰(zhàn)，以及為了應(yīng)對這些挑戰(zhàn)，Keysight Pathwave做出的創(chuàng)新與應(yīng)對。