以ADS62P49為例，說明如何對LVDS數(shù)據(jù)信號的接收做時序約束。如前所述，ADS62P49輸出為雙沿模式，其時鐘為250MHZ，在其輸出管腳處，其時鐘管腳和數(shù)據(jù)管腳的最小Tsetup和最小Thold分別為0.55ns和0.55 ns，因此可知其數(shù)據(jù)采樣窗口為0.55+0.55 = 1.1ns。對于此類高速源同步接口，一般要求在PCB布線上時鐘信號和數(shù)據(jù)信號做等長處理，因此依托于這個條件，我們可算出最大的max delay為:
1/((250M)*2)-Tsetup = 2-0.55 = 1.45ns
min delay為Thold = 0.55ns
之所以max delay計算法則如此，可以認(rèn)為ADC上升沿打出數(shù)據(jù)，FPGA采用下降沿接收，或者是下降沿打出數(shù)據(jù)，FPGA在上升沿接收，因為做input delay的約束即為告訴時序分析工具其數(shù)據(jù)到達(dá)I/O管腳時和其源同步時鐘的最大和最小延時關(guān)系，按照數(shù)據(jù)手冊上的Tsetup的圖示，即數(shù)據(jù)和時鐘沿的最小setup關(guān)系可以認(rèn)為是ADC上升沿/下降沿輸出的最大延時，同理最小hold關(guān)系可以認(rèn)為是ADS4122上升沿/下降沿輸出的最小延時。
時序分析的關(guān)系如圖11所示：
