圖10. 使用PLL 鎖定至外部參考信號

雖然使用分立式PLL 和乘法器可以實現(xiàn)該系統(tǒng)，但是使用FPGA實現(xiàn)鎖定放大器功能會帶來多個性能優(yōu)勢。圖11 顯示了使用FPGA 構(gòu)建的鎖定放大器， 其中前端基于零漂移放大器ADA4528-1 和24 位Σ-Δ型ADC AD7175。此應(yīng)用無需極高帶寬，因此可將鎖定放大器的等效噪聲帶寬設(shè)置為50 Hz。受測器件為任何可外部激勵的傳感器。放大器配置為具有大小為20 的噪聲增益，以充分利用ADC 的滿量程范圍。雖然直流誤差不影響測量，但是最大限度地降低失調(diào)漂移和1/f 噪聲仍然很重要，因為它們會縮小可用動態(tài)范圍，尤其是在放大器配置為高增益的情況下。

ADA4528-1 具有2.5 μV 的最大輸入失調(diào)誤差，這意味著采用2.5 V基準(zhǔn)電壓源時只能使用AD7175 滿量程輸入范圍的10 ppm。ADC后方的數(shù)字高通濾波器將濾除所有直流失調(diào)和低頻噪聲。要計算輸出噪聲，首先應(yīng)計算AD7175 的電壓噪聲密度。數(shù)據(jù)手冊給出的噪聲規(guī)格為5.9 μV rms，測試條件是50 kSPS 輸出數(shù)據(jù)速率、使用sinc5 + sinc1 濾波器且使能輸入緩沖器。采用這些設(shè)置時的等效噪聲帶寬為21.7 kHz，這將產(chǎn)生40 nV/√Hz 的電壓噪聲密度。

ADA4528 的寬帶輸入噪聲為5.9 nV/√Hz，這在輸出端表現(xiàn)為118 nV/√Hz，因而總噪音密度為125 nV/√Hz。由于數(shù)字濾波器的等效噪聲帶寬僅為50 Hz，因此輸出噪聲為881 nV rms。在2.5 V的輸入范圍內(nèi)，這會造成系統(tǒng)的動態(tài)范圍為126 dB。通過調(diào)整低通濾波器的頻率響應(yīng)，我們能夠以帶寬來換取動態(tài)范圍。例如，如果將濾波器的帶寬設(shè)置為1 Hz，則動態(tài)范圍為143 dB，而帶寬設(shè)為250 Hz 時動態(tài)范圍為119 dB。

圖11. 基于FPGA 的鎖定放大器

數(shù)字鎖相環(huán)生成鎖定至激勵信號的正弦波，激勵信號可以在外部或內(nèi)部生成，并且不必是正弦波。參考正弦波中的任何諧波將與輸入信號相乘，從而解調(diào)諧波頻率中存在的噪聲和其他無用信號，就像將兩個方波相乘一樣。以數(shù)字方式生成參考正弦波的一個優(yōu)勢是，可通過調(diào)整數(shù)字精度獲得極低的失真性能。

圖12 顯示了使用4、8、16 和32 位精度以數(shù)字方式生成的四個正弦波。顯然，使用4 位精度所獲得的性能與圖5 中的情況差別不大，但是該情況會在使用更高精度后很快得到改善。使用16 位精度時，生成具有如此低總諧波失真(THD)的模擬信號比較困難，而使用32 位精度時，THD 超過–200 dB，這是模擬電路無法比擬的。此外，這些是以數(shù)字方式生成的信號，因此完全可以重復(fù)生成。當(dāng)數(shù)據(jù)轉(zhuǎn)換成數(shù)字并輸入FPGA 后，將不會增加任何噪聲或漂移。

在乘法器之后，低通濾波器將濾除任何高頻分量并輸出信號的同相和正交分量。由于等效噪聲帶寬僅為50 Hz，因此沒有理由以250 kSPS 的原始采樣速率來傳輸數(shù)據(jù)?？稍诘屯V波器中加入抽取濾波器級，以降低輸出數(shù)據(jù)速率。最后一步是根據(jù)同相和正交分量計算輸入信號的幅度和相位。

圖12. 使用不同數(shù)字精度以數(shù)字方式生成正弦波

結(jié)論

淹沒在噪底內(nèi)的低頻小信號非常難以測量，但是通過應(yīng)用調(diào)制和鎖定放大器技術(shù)可以實現(xiàn)高精度測量。最簡單的鎖定放大器可以是在兩個增益之間切換的運算放大器。雖然這不會帶來最低噪聲性能，但是與簡單的直流測量相比，此電路結(jié)構(gòu)簡單、成本低，使其具有一定的吸引力。此電路的一項改進是使用正弦波參考和乘法器，但是這在模擬域中比較難以實現(xiàn)。為獲得最佳性能，可考慮使用低噪聲、高分辨率Σ-Δ 型ADC，對輸入信號進行數(shù)字化，在數(shù)字域中生成參考正弦波以及所有其他元素。