采用復雜的時鐘去歪斜技術來解決這些問題。在大量的設計中，新的方法，如整體異步局部同步（GALS）結構正在替代通常的定時方法。然而，在SOC設計中不同域之間的數(shù)據(jù)傳輸仍然必須重新同步。高速功能測試可解決這類同步問題，但其他高速方法（如AC掃描）不能解決這類同步問題。
       高速I/O測試問題

現(xiàn)在，高性能SOC設計包含大量不同的高速I/O總線和協(xié)議。可以看到不同信號傳輸類型的廣泛混合，從同步雙向到單向信號傳輸和單端到低壓差分信號傳輸。具有分離時鐘信號的傳統(tǒng)寬、并行、源同步總線結構正在被窄、串行、嵌入式時鐘技術替代。在器件的接收器口用具有時鐘和數(shù)據(jù)恢復（CDR）單元的串行器/解串器（SerDes）從輸入數(shù)據(jù)流中提取時鐘信號。 

                      圖1 具有存儲器橋（北橋）和I/O橋（南橋）的Intel基PC芯片組結構

PC芯片組器件是混合I/O類型的例證（圖1）。例如，PCIExpress和S-ATA都用具有單向低擺幅差分信號傳輸?shù)那度胧綍r鐘技術。PCI Express可包含運行在2.5Gb/s數(shù)據(jù)率下的32個通道，而S-ATA在1.5Gb/s或3Gb/s只支持一個通道。

相反，DDR存儲接口和Intel的前端總線（FSB）結構現(xiàn)在采用單端、雙向、源同步技術?，F(xiàn)在FSB的800Mb/s數(shù)據(jù)率可望很快增大到1066Mb/s,甚至可達到1.6Gb/s。

為了適應這種硬件變化和不定的行業(yè)定時，需要有靈活的測試設備。需要幾百高速引腳，但是，多時鐘域也工作在不固定的速率，因為不同的接口必須同時測試。

SerDes宏單元大量集成到消費類SOC器件中，這會帶來與I/O有關的復雜測試問題，例如，與抖動有關的廣延參數(shù)測試。對于高集成SOC器件，這些測試似乎是更重要的，因為它們大量的芯核可能對有效的關閉芯片數(shù)據(jù)傳輸有負面沖擊。

高集成數(shù)字ATE通道比傳統(tǒng)機架或混合信號儀器更適合于參量測試。需要幾千兆赫的輸入模擬帶寬、低的固有系統(tǒng)抖動和高定時精度。因為它是針對所有這些測試問題，所以，高速功能測試對于芯片正確邏輯和電氣性能的驗證仍將是主要工具。這是高速器件調試和特性鑒定期間兩個主要的任務。
       全速度功能測試和全速度DFT共存